Вы меня не поняли. В 32-х битное окно влезет только 16 бит, а мы говорим о 20-битных мультибитниках
Не…то на 5865 ЦАП. Это памятник-долгострой, выпивший у меня тонну крови. Туда не полезу. На трапанации сейчас на РСМ63, там DF1704 и ген один на 16,9344. Вот думаю вживить туда лиса по И2С с PLL…
2 лайка
Всё я понял, оконо вы называете и правый и левый канал? По стандарту филипс 64 бита, по 32 на ЛК и ПК. Если делать сепаратор на регистрах, то получается битклок 64фс, ну и данные такие-же, так ведь. Для 20 битника вхолостую 43 такта, но если битклок поделить вдвое, а каждый бит данных растянуть вдвое, то попадаем в допустимый режим цапа.
ps
Насчет 1702/1704 я погорячился, там ВВ зачем-то сделали так, что данные защелкиваются после 4-го такта битклока начиная от среза латч, по памяти пишу, в дш это есть. Т.е. еще 4 такта добавляется. И они 1702/4 критичны к джиттеру битклока, а не латч, как у всех остальных.
Можете подсказать имею устройство beglebone-reclocker с клоками на 22и 24 -dsp с фильтрами- цапы r2r.Вопро вот в чем решил потестить за место бигля Fox ставлю в режим i2s ext 512 играет быстро ,ставлю 1024 медленно. Перевожу в Pll все нормаль. Что не так может быть?
После второго у 1704, но сути этого не меняет.
“The change in the output of the DAC
occurs at the rising edge of the 2nd BCLK after the falling
edge of WCLK.”
1 лайк
Да! А у 1702 после четвертого. 1704 у меня нет 
а 1702 есть, вот и вспомнил.
The change in the output of the DAC occurs at a rising edge of the 4th clock of the CLOCK after the falling edge of Latch Enable.
1 лайк
Люди Добрые, подскажите: можно ли на данном цапе сделать подключение MAX по I2S без удаления XU316? Или лучше использовать USB?
А подключить вместо отсутствующего BT?
1 лайк
Я думаю, что не получится. т.к. в цапе три входа (кокс,оптика и юсб), и на переключателе тоже можно выбрать только три режима.
Думаю, что тумблер на заднюю панель не сложно добавить. У вас логический анализатор есть?
Анализатора нет.
Если планируете подобные проекты, нужно приобрести.
1 лайк
4 сообщения были перемещены в эту тему: Флудильня обо всем
Можно спокойно это сделать, имхо просто шлеф от лиса туда припаять вместо бт модуля.
3 лайка
Сорян за чайниковский вопрос, в теме не нашел. В чем разница между L/R и ±L/±R ?
Я сколько не разглядывал, не разглядел 
Не выравнивание, не своп каналов, не ОВ, и вроде не инверсия данных.
Именно инверсия данных в каждом канале для двух балансных выходов.
3 лайка
Но тогда надо четыре выхода, а не два.
Да. Так и есть.
pcm.!default {
type route
slave.pcm "hw:0,0"
slave.channels 4
ttable.0.0 -1
ttable.0.1 1
ttable.1.2 -1
ttable.1.3 1
}
ctl.!default {
type hw
card 0
}
3 лайка
Я правильно понимаю, для балансного включения выбираем режим L±/R± и подключаем первый ЦАП data на 29 выход, второй ЦАП data на 27 выход и соответственно один трансформатор к выводам L/R первого ЦАП и второй трансформатор к выводам L/R второго ЦАП ?
Похоже что нет. Там идут уже разделенные потоки на ПК и ЛК, для баланса надо 4 цапа, или два двухканальных. На один подавать L с 27 ноги, на другой L c 21_й и соотвtтственно R c 29 и 34. Я уже стендик разобрал, не могу посмотреть, Павел или Владимир точно подскажут, где прямой, а где инверсный.
А мне вот интересно, кто-нибудь разделенные потоки к цапам подключал? И к каким? Кмк тут недостаточно так разделять, еще и выравнивать надо, я сомневаюсь, что такой поток прожуют цапы от АД и ВВ.